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研究者情報

データ更新日:2018年04月13日

松田 吉雄 (まつだ よしお) 教授 MATSUDA Yoshio

メール

所属組織・役職等

理工研究域電子情報通信学系

教育分野

【学士課程】
理工学域 電子情報学類
【大学院前期課程】
自然科学研究科 電子情報科学専攻
【大学院後期課程】
自然科学研究科 電子情報科学専攻

所属研究室等

VLSIシステム研究室 TEL:076-234-4861 FAX:076-234-4870

学歴

職歴

生年月

所属学会

学内委員会委員等

受賞学術賞

○IEEE DDECS 2015 Best Paper Award(2015/04/24)
○IEEE ISQED 2013 Best Paper Award(2013/03/06)
○情報処理学会SLDM研究会優秀論文賞(2014/08/28)
○IEEE SSCS Japan Chapter Best Poster Award(2008/06/06)
○LSI IPアワード 研究助成賞(2008/04/24)
○LSI IPアワード IP賞(2008/04/24)
○近畿地方発明表彰 発明奨励賞(2001/11/13)

専門分野

専門分野キーワード

研究課題

フレーム・レート・アップ・コンバージョン技術の開発

動画像は連続した静止画により構成され,1秒間に数十枚以上の速度でフレームを表示することにより動きを表現しています.動画像を滑らかにするために、フレーム間の動きを推定して中間位置のフレームを適切に作成し,フレームレートを向上させるフレームレートアップコンバージョンという技術があります.当研究室では,フレームレートアップコンバージョンをリアルタイムで実行でき,高い精度の得られるような専用プロセッサの開発を目指し,VLSI向けアルゴリズム,アーキテクチャの研究をしています.

オプティカルフロープロセッサの開発

高精度の動画像認識には高精細な動き検出が必要であり,それを実現する手段として,画素単位で動きを検出する「オプティカルフロー」があります.しかし,画素単位で動きを求めるため,演算負荷は非常に大きくなり,ソフトウェアではリアルタイム処理が困難となります.そこで,膨大な演算負荷のオプティカルフローをリアルタイムで計算できるプロセッサの開発を目指し,VLSI向けアルゴリズムとアーキテクチャの研究をしています

最先端SRAM及びメモリベースLSIの研究

最先端微細SRAMの性能改善、耐バラツキ特性など基本的な特性改善の研究。及びCAMやSRAMなどのメモリをベースにした新機能LSIの開発。

著書

  • A VGA 30 fps Affine Motion Estimation Processor for Real-Time Video Segmentation 2008/08 原著書 共著
  • A 158 MS/s JPEG 2000 Codec with a Bit-plane and Pass Parallel Embedded Block Coder for Low Delay Image Transmission 2008/08 原著書 共著
  • A VGA 30-fps Realtime Optical-Flow Processor Core for Moving Picture Recognition 2008/04 原著書 共著

論文

  • Design and Implementation of 176-MHz WXGA 30-fps Real-time Optical Flow Processor  Y. Suzuki, M. Ito, S. Kanda, K. Imamura, Y. Matsuda, and T. Matsumura IEICE Trans. Fundamentals E100-A巻 12号 2888-2900頁 2017/12 査読有
  • A 100-MHz 51.2-Gb/s Packet Lookup Engine with Automatic Table Update Function  K. Imamura, R. Honda, Y. Kawamura, N. Miura, M. Urano, S. Shigematsu, T. Matsumura, and Y. Matsuda IEICE Trans. Fundamentals E100-A巻 10号 2123-2134頁 2017/10 査読有
  • A Field Programmable Sequencer and Memory with Middle Grained Programmability Optimized for MCU Peripherals Y. Kawamura, N. Okada, Y. Matsuda, T. Matsumura, H. Makino, and K. Arimoto IEICE Trans. Fundamentals E99-A巻 5号 917-928頁 2016/05 査読有
  • Energy Efficient Stepwise Charging of a Capacitor Using a DC-DC Converter With Consecutive Changes of Its Duty Ratio S. Nakata, H. Makino, J. Hosokawa, T. Yoshimura, S. Iwade, and Y. Matsuda IEEE Trans. Circuits and Systems I: Regular Papers 61巻 2194-2230頁 2014/07 査読有
  • VGA 91 fps画像認識用アフィン動き分割プロセッサ 深山正幸,松田吉雄 電子情報通信学会和文論文誌D J97-D巻 6号 1122-1132頁 2014/06 査読有

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  • Analysis of Voltage, Current, and Energy Dissipation of Stepwise Adiabatic Charging of a Capacitor Using a Nonresonant Inductor Current S. Nakata, H. Makino, R. Honda, M. Miyama, and Y. Matsuda J. Circuits, Systems, and Computers 23巻 3号 21頁 2014/03 査読有
  • Increase in Read Noise Margin of Single-bit-line SRAM using Adiabatic Change of Word Line Voltage for Low- Power Applications S. Nakata, H. Hanazono, H. Makino, H. Morimura, M. Miyama, and Y. Matsuda IEEE Trans. VLSI Systems 22巻 3号 686-690頁 2014/03 査読有
  • 勾配モーメントを画像特徴に用いた車両認識 深山正幸,山田圭吾,松田吉雄 電子情報通信学会和文論文誌D J97-D巻 2号 343-347頁 2014/02 査読有
  • Analysis of Pull-in Range Limit by Charge Pump Mismatch in a Linear Phase-locked Loop T. Yoshimura, S. Iwade, H. Makino, and Y. Matsuda IEEE Trans. Circuits and Systems I: Regular Papers 60巻 4号 896-907頁 2013/04 査読有
  • Utilizing the Normal Distribution of the Write Noise Margin to Easily Predict the SRAM Write Yield, H. Makino, S. Nakata, H. Suzuki, S. Mutoh, M. Miyama, T. Yoshimura, S. Iwade, and Y. Matsuda IET Circuits, Devices & Systems 6巻 4号 260-270頁 2012/10 査読有
  • General Stability of Stepwise Waveform of an Adiabatic Charge Recycling Circuit with Any Circuit Topology S. Nakata, R. Honda, H. Makino, S. Mutoh, M. Miyama, and Y. Matsuda IEEE Trans. Circuits and Systems I: Regular Papers 59巻 10号 2301-2314頁 2012/10 査読有
  • Improved Evaluation Method for the SRAM Cell Write Margin by Word Line Voltage Acceleration H. Makino, N. Okada, T. Matsumura, K. Nii, T. Yoshimura, S. Iwade, and Y. Matsuda Circuits and Systems 3巻 3号 242-251頁 2012/07 査読有
  • Frame Rate Up-conversion Using HOE (Hierarchical Optical flow Estimation) Based Bidirectional Optical Flow Estimation M. Ogaki, T. Matsumura, K. Nii, M. Miyama, K. Imamura and Y. Matsuda Int'l J. Computer Science and Network Security 12巻 6号 52-61頁 2012/06 査読有
  • VGA 131 fpsアフィン動きモデル推定VLSIプロセッサ 深山正幸、松田吉雄 電子情報通信学会和文論文誌D J94-D巻 12号 2082-2092頁 2011/12 査読有
  • Reexamination of SRAM cell write margin definitions in view of predicting the distribution H. Makino, S. Nakata, H. Suzuki, S. Mutoh, M. Miyama, T. Yoshimura, S. Iwade, and Y. Matsuda IEEE Trans. Circuits and Systems II: Express Briefs 58巻 4号 230-234頁 2011/04 査読有
  • 輝度変化にロバストな高速オプティカルフローアルゴリズムのFPGA実装 深山正幸,田村賢一,松田吉雄 画像電子学会論文誌 40巻 1号 191頁 2011/01 査読有
  • A VGA 30 fps Affine Motion Estimation Processor for Real-time Video Segmentation Y. Yunbe, M. Miyama, and Y. Matsuda IEICE Trans. Inf. & Syst. E93-D巻 12号 3284-3292頁 2010/12 査読有
  • 大域的輝度変化に対応したハードウェア実装が容易な高速オプティカルフロー演算 村椿祐治,黒川葵,深山正幸,今村幸祐,松田吉雄 電子情報通信学会和文論文誌D J93-D巻 9号 176頁 2010/09 査読有
  • Stable Adiabatic Circuit Using Advanced Series Capacitors and Time Variation of Energy Dissipation S. Nakata, S. Mutoh, H. Makino, M. Miyama, and Y. Matsuda IEICE Electronics Express 7巻 9号 640-646頁 2010/07 査読有
  • A Complete Charge Recycling TCAM with Checkerboard Array Arrangement for Low Power Applications K. Dosaka, D. Ogawa, T. Kusumoto, M. Miyama, and Y. Matsuda IEICE Trans. Electron. E93-C巻 5号 685-695頁 2010/05 査読有
  • An Adiabatic Charging and Discharging Method with Minimum Energy Dissipation for a Variable-gap Capacitor System S. Nakata, M. Miyama, and Y. Matsuda IET Circuits, Devices & Systems 4巻 4号 301-311頁 2010/08 査読有
  • H264/AVC面内予測符号化器の高速アルゴリズムとアーキテクチャ 深山正幸,佐々木哲哉,松田吉雄 電子情報通信学会和文論文誌D J93-D巻 4号 443-452頁 2010/04 査読有
  • 方向マスクを用いたH.264/AVC高速画面内予測アルゴリズムの性能改善 佐々木哲哉,深山正幸,松田吉雄 電子情報通信学会和文論文誌D J91-D巻 9号 2443-2444頁 2008/09 査読有
  • A 158 MS/s JPEG 2000 Codec with a Bit-plane and Pass Parallel Embedded Block Coder for Low Delay Image Transmission M. Miyama, Y. Inoie, T. Kasuga, R. Inada, M. Nakao, and Y. Matsuda IEICE Trans. Fundamentals E91-A巻 8号 2025頁 2008/08 査読有
  • A VGA 30-fps Realtime Optical-Flow Processor Core for Moving Picture Recognition  Y. Murachi, Y. Fukuyama, R. Yamamoto, J. Miyakoshi, H. Kawaguchi, H. Ishihara, M. Miyama, Y. Matsuda, and M. Yoshimoto IEICE Trans. Electron. E91-C巻 4号 457-464頁 2008/04 査読有
  • Intermodulation Distortion Analysis of Class F and Inverse Class F HBT Amplifiers A. Ohta, A. Inoue, S. Goto, K. Ueda, T. Ishikawa, and Y. Matsuda IEEE Trans. Microwave Theory and Techniques 53巻 6号 2121-2127頁 2005/06 査読有
  • A Short Stub-Matching 77-GHz-Band Driver Amplifier with an Attenuater Compensating Temperature Dependence of a Gain S. Chaki, T. Ishida, T. Mizukoshi, H. Yumoto, Y. Sasaki, M. Komaru, and Y. Matsuda IEEE Trans. Microwave Theory and Techniques 53巻 6号 2073-2081頁 2005/06 査読有
  • F級および逆F級高周波増幅器の効率に関する研究 井上晃,太田彰,後藤清毅,石川高秀,松田吉雄 電子情報通信学会和文論文誌C J87-C巻 11号 953-961頁 2004/11 査読有
  • Improvement of DC and RF Characteristics of AlGaN/GaN HFETs by Thermally Annealed NiPt/Au Schottky Gate  T. Nanjyo, N. Miura, T. Oishi, M. Suita, Y. Abe, T. Ozeki, S. Nakatsuka, A. Inoue, T. Ishikawa, Y. Matsuda, H. Ishikawa, and T. Egawa Jpn. J. Appl. Phys 43巻 4B号 1925-1929頁 2004/08 査読有
  • The Maximum Operating Region in SiGe HBTs for RF Power Amplifiers  A. Inoue, S. Nakatsuka, T. Ishikawa, and Y. Matsuda IEICE Trans. Electron. E87-C巻 5号 714-719頁 2004/05 査読有
  • A Low Standby Current DSP Core Using Improved ABC-MT-CMOS with Charge Pump Circuit  H. Notani, M. Koyama, R. Mano, H. Makino, Y. Matsuda, O. Tomisawa, and S. Iwade IEICE Trans. Electron. E85-C巻 4号 597-603頁 2004/05 査読有
  • Physical Design Methodology for On-Chip 64-Mb DRAM MPEG-2 Encoding with a Multimedia Processor H. Takata, R. Akiyama, T. Yamanaka, H. Ohkuma, Y. Suetsugu, T. Kanaoka, S. Kumaki, K. Ishihara, A. Hanami, T. Matsumura, T. Watanabe, Y. Ajioka, and Y. Matsuda IEICE Trans. Electron. E85-C巻 2号 368-374頁 2002/02 査読有
  • Novel VLIW Code Compaction Method for a 3D Geometry Processor H. Suzuki, H. Kawai, H. Makino, and Y. Matsuda IEICE Trans. Electron. E84-A巻 11号 2885-2893頁 2001/01 査読有
  • A 3.6-Gb/s 340-mW 16:1 Pipe-Lined Multiplexer Using 0.18 um SOI-CMOS Technology T. Nakura, K. Ueda, K. Kubo, Y. Matsuda, K. Mashiko, and T. Yoshihara IEEE J. Solid-State Circuits  35巻 5号 751-756頁 2000/05 査読有
  • The D30V/MPEG Multimedia Processor  H. Takata, T. Watanabe, T. Nakajima, T. Takagaki, H. Sato, A .Mohri, A. Yamada, T. Kanamoto, Y. Matsuda, S. Iwade, and Y. Horiba IEEE MICRO 19巻 4号 38-47頁 1999/06 査読有
  • Source-Synchronous and Timing Vernia Techniques for 1.2-GB/s SLDRAM Interface   Y. Nakase, Y. Morooka, D.J. Perlman, D.J. Kolor, J-M. Choi, H.J. Shin, T. Yoshimura, N. Watanabe, Y. Matsuda, M. Kumanoya, and M. Yamada IEEE J. Solid-State Circuits 34巻 4号 494-501頁 1999/04 査読有
  • A 250 MHz Dual Port Cursor RAM Using Dynamic Data Alignment Architecture Y. Nakase, H. Kono, Y. Matsuda, and H. Hamano, IEICE Trans. Electron. E81-C巻 11号 pp.1750-1756頁 1998/11 査読有
  • A Complementary Half-Swing Bus Architecture and its Application for Wide Band SRAM Macro Y. Nakase, A. Iwabu, K. Mashiko, Y. Matsuda, and T. Tokuda IEE Proc. Circuits, Devices and Systems 145巻 5号 pp. 337-342頁 1998/10 査読有
  • A 300 MHz Dual Port Palette RAM Using Port Swap Architecture Y. Nakase, K. Mashiko, Y. Matsuda, and T. Tokuda IEICE Trans. Electron. E81-C巻 9号 pp. 1484-1490頁 1998/09 査読有
  • Scalable Shared-Buffering ATM Switch with a Versatile Searchable Queue H. Yamanaka, H. Saito, H. Kondoh, Y. Sasaki, H. Yamada, M. Tsuzuki, S. Nishio, H. Notani, A. Iwabu, M. Ishiwaki, S. Kohama, K. Oshima, Y. Matsuda, and H. Kawawata IEEE J. Selected Areas in Communications 15巻 5号 773-784頁 1997/06 査読有
  • Shared Multibuffer ATM Switches with Hierarchical Queuing and Multicast Functions H. Yamanaka, H. Saito, H. Yamada, H. Kondoh, H. Notani, Y. Matsuda, and K. Oshima IEICE Trans. Commun. E79-B巻 8号 1109-1120頁 1996/08 査読有
  • A 622-Mb/s Bit/Frame Synchronizer for High-Speed Backplane Data Communication T. Yoshimura, H. Kondoh, Y. Matsuda, and T. Sumi IEEE J. Solid-State Circuits 31巻 7号 1063-1066頁 1996/07 査読有
  • A 1.5-V 250-MHz to 3.3-V 622-MHz Operation CMOS Phase-Locked Loop with Precharge Type Phase-Frequency Detector   H. Kondoh, H. Notani, T. Yoshimura, H. Shibata, and Y. Matsuda IEICE Trans. Electron. E78-C巻 4号 381-388頁 1995/04 査読有
  • An Efficient Self-Timed Queue Architecture for ATM Switch LSIs  H. Kondoh, H. Yamanaka, M. Ishiwaki, Y. Matsuda, and M. Nakaya IEICE Trans. Electron. E77-C巻 12号 1595-1603頁 1993/11 査読有
  • A Line-Mode Test with Data Register for ULSI Memory Architecture T. Ooishi, M. Tsukude, K. Arimoto, Y. Matsuda, and K. Fujishima IEICE Trans. Electron. E76-C巻 11号 1595-1603頁 1993/11 査読有
  • A 622-Mb/s 8x8 ATM Switch Chip Set with Shared Multibuffer Architecture H. Kondoh, H. Notani, H. Yamanaka, K. Higashitani, H. Saito, I. Hayashi, S. Kohama, Y. Matsuda, K. Oshima, and M.Nakaya IEEE J. Solid-State Circuits 28巻 7号 808-815頁 1993/07 査読有
  • A Shared Multibuffer Architecture for High-Speed ATM Switch LSIs H. Kondoh, H. Notani, H. Yamanaka, K. Higashitani, H. Saito, I. Hayashi, Y. Matsuda, K. Oshima, and M. Nakaya IEICE Trans. Electron. E76-C巻 7号 1094-1101頁 1993/06 査読有
  • A Circuit Design of Intelligent Cache DRAM with Automatic Write-Back Capability K. Arimoto, M. Asakura, H. Hidaka, Y. Matsuda, and K. Fujishima IEEE J. Solid-State Circuits 26巻 4号 560-565頁 1991/04 査読有
  • A Divided/Shared Bit-Line Sensing Scheme for ULSI DRAM Cores H. Hidaka, Y. Matsuda and K. Fujishima IEEE J. Solid-State Circuits 26巻 4号 473-478頁 1991/04 査読有
  • A Divided/Pausing Bitline Sensing Scheme (DIPS) for ULSI DRAM Core H. Hidaka, Y. Matsuda, and K. Fujishima The Transactions of the IEICE E73巻 11号 1852-1854頁 1990/11 査読有
  • The Cache DRAM Architecture: A DRAM with an On-Chip Cache Memory H. Hidaka, Y. Matsuda, M. Asakura, and K. Fujishima IEEE MICRO 10巻 2号 14-25頁 1990/04 査読有
  • A Speed-Enhanced DRAM Array Architecture with Embedded ECC K. Arimoto, Y. Matsuda, K. Furutani, M. Tsukude, T. Ooishi, K. Mashiko, and K. Fujishima IEEE J. Solid-State Circuits 25巻 1号 11-17頁 1990/02 査読有
  • An Experimental 1-Mbit Cache DRAM with ECC M. Asakura, Y. Matsuda, H. Hidaka, Y. Tanaka, and K. Fujishima IEEE J. Solid-State Circuits 25巻 1号 5-10頁 1990/02 査読有
  • A 60-ns 3.3-V-Only 16-Mbit DRAM with Multipurpose Register K. Arimoto, K. Fujishima, Y. Matsuda, M. Tsukude, T. Oishi, W. Wakamiya, S. Satoh, M. Yamada, and T. Nakano IEEE J. Solid-State Circuits 24巻 5号 1184-1190頁 1989/10 査読有
  • Twisted Bit-Line Architectures for Multi-Megabit DRAM`s H. Hidaka, K. Fujishima, Y. Matsuda, M. Asakura, and T. Yoshihara IEEE J. Solid-State Circuits 24巻 1号 21-27頁 1989/02 査読有
  • Mechanism of Bit Line Mode Soft Error for DRAM M. Asakura, Y. Matsuda, K. Tsukamoto, K. Fujishima, and T. Yoshihara The Transactions of the IEICE E70巻 11号 1060-1061頁 1987/11 査読有
  • A 4-Mbit DRAM with Folded-Bit-Line Adaptive Sidewall-Isolated Capacitor (FASIC) Cell K. Mashiko, M. Nagatomo, K. Arimoto, Y. Matsuda, K. Furutani, T. Matsukawa, M. Yamada, T. Yoshihara, and T. Nakano IEEE J. Solid-State Circuits SC-22巻 5号  643-650頁 1987/10 査読有
  • Automatic Rule Registration and Deletion Function on a Packet Lookup Engine LSI T. Matsumura, K. Imamura, Y. Kawamura, and Y. Matsuda IEEE ISPACS Proc. 34-39頁 2016/10 査読有
  • Image Denoising using Non-local Means for Poisson Noise K. Imamura, N. Kimura, F. Satou, S. Sanada and Y. Matsuda IEEE ISPACS Proc. 7-12頁 2016/10 査読有
  • A Study on Motion Estimation Algorithm for Moving Pictures R. Bandou, M. Hiramori, S. Iwade, H. Makino, T. Yoshimura, and Y. Matsuda IEEE GCCE Proc. 352-354頁 2016/10 査読有
  • A Study on Motion Estimation Algorithm M. Hiramori, R. Bandou, S. Iwade, H. Makino, T. Yoshimura, and Yoshio Matsuda IEEE GCCE Proc. 349-351頁 2016/10 査読有
  • Evaluation of X-ray Images Using Sparse Coding Super-resolution Processing Y. Miyasaka, S. Sanada, M. Higashi, M. Ogaki, M. Kita, Y. Matsuda, and K. Imamura Computer Assisted Radiology and Surgery  2016/06 査読有
  • A 100-MHz 51.2-Gb/s Packet Lookup Engine LSI Based on Mismatch Detection Circuit Combined with Linked-List Hash Table Y. Kawamura, K. Imamura, N. Miura, M. Urano, S. Shigematsu, and Y. Matsuda IEEE ISPACS Proc. 351-356頁 2015/11 査読有
  • A Fast Atom Selection Method Based on the Order of Initial Inner Product Values for Image Denoising Using Sparse Representation K. Imamura, K. Itoh, and Y. Matsuda IEEE ISPACS Proc. 188-193頁 2015/11 査読有
  • A Design for the 178-MHz WXGA 30-fps Optical Flow Processor Based on the HOE Algorithm T. Matsumura, A. Kurokawa, K. Imamura, and Y. Matsuda IEEE DDECS Proc. 31-36頁 2015/04 査読有
  • A New Stepwise Adiabatic Charging Circuit with a Smaller Capacitance in a Regenerator than a Load Capacitance S. Nakata, H. Makino, and Y. Matsuda IEEE MWSCAS Proc. 439-442頁 2014/08 査読有
  • Estimation of Threshold Voltage from Frequency of Ring Oscillator T. Matsumoto, H. Makino, T. Yoshimura, S. Iwade, and Y. Matsuda IEEE IMFEDK Proc. 104-105頁 2014/06 査読有
  • The LSI Implementation of a Memory Based Field Programmable Device for MCU Peripherals T. Matsumura, N. Okada, Y. Kawamura, K. Nii, K. Arimoto, H. Makino, and Y. Matsuda IEEE DDECS Proc. 183-188頁 2014/04 査読有
  • A 96.5% Energy-Reduced Lookup Engine with an Unused-Rules-Exception Scheme for Greening Networks N. Miura, R. Honda, S. Shigematsu, N. Tanaka, S. Hatta, M. Nakanishi, Y. Matsuda, and M. Urano Sym. VLSI Circuits Proc. C288-C289頁 2013/06 査読有
  • Expansion of SRAM Operation Margin by Adaptive Voltage Supply K. Kishida, T. Tsujii, H. Makino, T. Yoshimura, S. Iwade, and Y. Matsuda IEEE IMFEDK Proc. 104-105頁 2013/06 査読有
  • A Cost-Effective 45nm 6T-SRAM Reducing 50mV Vmin and 53% Standby Leakage with Multi-Vt Asymmetric Halo MOS and Write Assist Circuitry K. Nii, M. Yabuuchi, H. Fujiwara, Y. Tsukamoto, Y. Ishii, T. Matsumura, Y. Matsuda IEEE ISQED Proc. 438-441頁 2013/03 査読有
  • Integrated Face Detection, Tracking, and Pose Estimation M. Miyama and Y. Matsuda ICSP2012 Proc. 1056-1059頁 2012/10 査読有
  • Energy Dissipation Reduction during Adiabatic Charging and Discharging with Controlled Inductor Current S. Nakata, R. Honda, H. Makino, H. Morimura, and Y. Matsuda IEEE MWSCAS Proc. 1068-1071頁 2012/08 査読有
  • Modeling and Analysis of Interference between Phase-Locked Loops J. Mizuno, T. Yoshimura, S. Iwade, H. Makino and Y. Matsuda IEEE IMFEDK Proc 164-165頁 2012/05 査読有
  • Accelerated Evaluation Method for the SRAM Cell Write Margin using Word Line Voltage Shift H. Makino, S. Nakata, H. Suzuki, H. Morimura, S. Mutoh, M. Miyama, T. Yoshimura, S. Iwade and Y. Matsuda ISIC Proc. 67-70頁 2011/12 査読有
  • Vehicle Detection and Tracking with Affine Motion Segmentation in Stereo Video M. Miyama and Y. Matsuda IEEE ICSIPA Proc. 271-276頁 2011/11 査読有
  • Energy Dissipation Decrease During Adiabatic Charging of a Capacitor by Changing the Duty Ratio  S. Nakata, H. Makino, S. Mutoh, M. Miyama, and Y. Matsuda IEEE MWSCAS Proc. Ta1B-5頁 2011/08 査読有
  • Increasing Static Noise Margin of Single-bit-line SRAM by Lowering Bit-line Voltage during Reading  S. Nakata, H. Suzuki, H. Makino, S. Mutoh, M. Miyama, and Y. Matsuda IEEE MWSCAS Proc. Wa1G-5頁 2011/08 査読有
  • デューティ比制御によるキャパシタの高効率断熱充電  本田良太, 中田俊司, 牧野博之, 森村浩季, 武藤伸一郎, 深山正幸, 松田吉雄 回路とシステムワークショップ  予稿集294-299頁 2011/08 査読有
  • Simultaneous Enlargement of SRAM Read/Write Noise Margin by Controlling Virtual Ground Lines H. Makino, T. Kusumoto, S. Nakata, S. Mutoh, M. Miyama, T. Yoshimura, S. Iwade, and Y. Matsuda IEEE NEWCAS Proc. 73-76頁 2010/06 査読有
  • Adiabatic SRAM with a Shared Access Port using a Controlled Ground Line and Step-Voltage Circuit S. Nakata, H. Suzuki, R. Honda, T. Kusumoto, S. Mutoh, H. Makino, M. Miyama, and Y. Matsuda IEEE ISCAS Proc. 2474-2477頁 2010/05 査読有
  • A VLSI Architecture for VGA 30 fps Video Segmentation with Affine Motion Model Estimation M. Miyama, Y. Yunbe, K. Togo, and Y. Matsuda ISIC 2009/12 査読有
  • Adiabatic SRAM with a large margin of VT variation by decreasing the power line during writing and using a verifying operation during reading S. Nakata, T. Kusumoto, M. Miyama, and Y. Matsuda IEEE ISCAS Proc. 393 - 396頁 2009/05 査読有
  • A Charge Recycling TCAM with Checkerboard Array Arrangement for Low Power Applications T. Kusumoto, D. Ogawa, K. Dosaka, M. Miyama, and Y. Matsuda IEEE A-SSCC Proc. 253-2256頁 2008/11 査読有
  • A VGA 30 fps Affine Motion Estimation Processor for Real-Time Video Segmentation Y. Yunbe, M. Miyama, and Y. Matsuda The IASTED International Conference on Circuits and Systems 2008巻 08号 2008/08
  • A 158MS/s JPEG2000 Codec with a Bit-Plane and Pass Parallel Embedded Block Coder M. Miyama, Y. Inoie, T. Kasuga, R. Inada, R. Kawai, M. Nakao, and Y. Matsuda Picture Coding Symposium 2007/11
  • A VGA 30-fps Optical-Flow Processor Core Based on Pyramidal Lucas and Kanade Algorithm H. Ishihara, M. Miyama, Y. Matsuda, Y. Murachi, Y. Fukuyama, R. Yamamoto, J. Miyakoshi, H. Kawaguchi, and M. Yoshimoto A-SSCC 2007巻 12号 Proc. 188-191頁 2007/12 査読有
  • A Ka-Band Direct Oscillation HBT VCO MMIC with Parallel Negative Resistor Circuit K. Choumei, T. Matsuzuka, S. Suzuki, S. Hamano, S. Kawakami, K. Ogawa, M. Komaru, and Y. Matsuda IEEE IMS Proc. WEPG-2頁 2005/06 査読有
  • A High Power Density TaN/Au T-Gate pHEMT with High Humidity Resistance for Ka-band Application  H. Amasuga, S. Goto, T. Shiga, M. Totsuka, T. Kunii, T. Oku, T. Ishikawa, and Y. Matsuda IEEE IMS Proc. WE3E-3頁 2005/06 査読有
  • A High Efficiency, High Voltage Balanced Cascode FET A. Inoue, S. Goto, T. Kunii, T. Ishikawa, and Y. Matsuda IEEE IMS Proc. WE2E-7頁 2005/06 査読有
  • A C-Band AlGaN/GaN HEMT with Cat-CVD SiN Passivation Developed for an Over 100W Operation  Y. Kamo, T. Kunii, H. Takeuchi, Y. Yamamoto, M. Totsuka, T. Shiga, H .Minami, T. Kitano, S. Miyakuni, T. Oku, A. Inoue, T. Nanjo, Y. Tsuyama, R. Shirahana, K. Iyomasa, K.Yamanaka, T. Ishikawa, T. Takagi, K. Marumoto, and Y. Matsuda  IEEE IMS Proc. WE1E-4頁 2005/06 査読有
  • A 76GHz High Performance Subharmonic Mixer MMIC Using Low 1/f Noise Diodes for Automotive Radars  K. Kanaya, Y. Aihara, T. Katoh, M. Komaru, and Y. Matsuda IEEE Compound Semiconductor IC Symposium Proc. 260-263頁 2004/10 査読有
  • A High Reliability GaN HEMT with SiN Passivation by Cat-CVD  T. Kunii, Y. Kamo, M. Totsuka, Y. Yamamoto, H. Takeutchi, Y. Shimada, T. Shiga, H. Minami, T. Kitano, S. Miyakuni, S. Nakatsuka, A. Inoue, T. Oku, T. Nanjo, T. Oishi, T. Ishikawa, and Y. Matsuda IEEE Compound Semiconductor IC Symposium Proc. 197-200頁 2004/10 査読有
  • Inter-modulation Distortion Analysis of Class F and Inverse Class F Amplifiers at Low Quiescent Currents  A. Ohta, A. Inoue, S. Goto, K. Ueda, T. Ishikawa, and Y. Matsuda EUMC Proc. 1453-1456頁 2004/10 査読有
  • A Short Stub Matching 77GHz-Band Driver Amplifier with an Attenuator Compensating Temperature Dependence of a Gain  S. Chaki, T. Ishida, T. Mizukoshi, H. Yumoto, Y. Sasaki, M. Komaru, and Y. Matsuda EUMC Proc. 257-260頁 2004/10 査読有
  • The Efficiency of Class-F and Inverse Class-F Amplifier  A. Inoue, A. Ohta, S. Goto, T. Ishikawa, and Y. Matsuda IEEE IMS Proc. 1947-1950頁 2004/06 査読有
  • Efficiency Enhancement of Doherty Amplifiers with Combination of Class-F and Inverse Class-F Schemes for S-Band Base Station Application  S. Goto, T. Kunii, A. Inoue, K. Izawa, T. Ishikawa, and Y. Matsuda IEEE IMS Proc. 839-842頁 2004/06 査読有
  • A Compact and Broadband Variable Attenuator Compensating Fluctuation of a Gain for a Multi-Stage Amplifier C. Chaki, N. Andoh, H. Yumoto, Y. Sasaki, M. Komaru, and Y. Matsuda IEEE APCM Proc. 1561-1564頁 2003/12 査読有
  • A New Methodology to Enable Parameterized Cell Transfer between Micowave CADs S. Fujimoto, H. Shuto, M. Matsuura, T. Ishikawa, M. Komaru, and Y. Matsuda GAAS Symposium Proc. 517-520頁 2003/10 査読有
  • A 38/77 GHz MMIC Transmitter Chip Set for Automotive Applications  J. Udomoto, S. Chaki, K. Kanaya, T. Katoh, Y. Notani, T. Hisaka, T. Oku, T. Ishikawa, M. Komaru, and Y. Matsuda  IEEE IMS 3巻 Proc. 2229-2232頁 2003/06 査読有
  • A W-band Ultra Low Noise Amplifier MMIC Using GaAs pHEMT N. Tanahashi, K. Kanaya, T. Katoh, Y. Notani, T. Ishida, T. Oku, T. Ishikawa, and Y. Matsuda IEEE IMS 3巻 Proc. 2225-2228頁 2003/06 査読有
  • Millimeter-wave MMIC Switches with pHEMT cells reduced Parasitic Inductance Y. Tsukahara, T. Katoh, Y. Notani, T. Ishida, T. Ishikawa, M. Komaru, and Y. Matsuda IEEE IMS 2巻 Proc. 1295-1298頁 2003/06 査読有
  • A 19GHz Low Phase Noise HFET VCO MMIC T. Matsuzuka, K. Kawakami, Y. Aihara, T. Ishikawa, M. Komaru, and Y. Matsuda IEEE IMS 2巻 Proc. 725-728頁 2003/06 査読有
  • Stability Analysis and Layout Design of Internally Stabilized Multi-Finger FET for High Power Base Station Amplifiers  S. Goto, T. Kunii, K. Fujii, A. Inoue, Y. Sasaki, Y. Hosokawa, R. Hattori, T. Ishikawa, and Y. Matsuda IEEE IMS 1巻 Proc. 229-232頁 2003/06 査読有
  • Effect of Input Harmonic Matching Termination on High Efficiency HBT Amplifiers for Mobile Communications  A. Ohta, S. Matsuda, S. Goto, A. Inoue, S. Suzuki, R. Hattori, and Y. Matsuda EUMC Proc. 1-4頁 2002/09 査読有
  • The Maximum Operating Region in SiGe HBTs for RF Power Amplifiers  A. Inoue, S. Nakatsuka, R. Hattori, and Y. Matsuda IEEE IMS 2巻 Proc. 1023-1026頁 2002/06 査読有
  • A 0.9-μA Standby Current DSP Core Using Improved ABC-MT-CMOS with Charge Pump Circuit  H. Notani, M. Koyama, R. Mano, H. Makino, and Y. Matsuda VLSI Circuit Symp. Proc. 221-224頁 2001/06 査読有
  • Novel VLIW Code Compaction Method for a 3D Geometry Processor H. Suzuki, H. Makino, and Y. Matsuda IEEE CICC Proc. 550-558頁 2000/05 査読有
  • A 3.6 Gb/s 340 mW 16:1 Pipe-Lined Multiplexer using SOI-CMOS Technology T. Nakura, K. Ueda, K. Kubo, W. Fernandez, Y. Matsuda, and K. Mashiko VLSI Circuit Symp. Proc. 27-30頁 1999/06 査読有
  • Instruction Decode and Clock Skew Control for a 2.3V 300MHz Multimedia Processor H. Takata, T. Watanabe, T. Nakajima, T. Takagaki, H. Sato, A. Mohri, A. Yamada, T. Kanamoto, and Y. Matsuda COOL Chips II Proc. 83-93頁 1999/04 査読有
  • A 1.8V 2.5GHz PLL using 0.18um SOI/CMOS Technology T. Yoshimura, K. Ueda, T. Nakura, K. Mashiko, S. Maeda, S. Maegawa, Y. Yamaguchi, and Y. Matsuda IEEE International SOI Conference Proc. 12-13頁 1999/10 査読有
  • A 128Kb SRAM for 0.35um SOI-CMOS Embedded Cell Arrays Y. Wada, K. Nii, H. Kuriyama, S. Maeda, K. Ueda, and Y. Matsuda IEEE International SOI Conference Proc. 127-128頁 1998/10 査読有
  • A Delay-Locked Loop and 90-degree Phase Shifter for 800Mbps Double Data Rate Memories T. Yoshimura, Y. Nakase, N. Watanabe, Y. Morooka, Y. Matsuda, M. Kumanoya, and H. Hamano VLSI Circuit Symp. Proc. 67-68頁 1998/06 査読有
  • Source Synchronization and Timing Vernier Techniques for 1.2GB/s SLDRAM Interface  Y. Morooka, Y. Nakase, J.M. Choi, H.J. Shin, D.J. Perlman, D.J. Kolor, T. Yoshimura, N. Watanabe, Y. Matsuda, M. Kumanoya, and M. Yamada IEEE ISSCC Proc. 160-161頁 1998/02 査読有
  • A 622-Mb/s 32x8 Scalable ATM Switch Chip Set with On-chip Searchable Address Queue  H. Notani, H. Kondoh, H. Saito, M. Ishiwaki, T. Yoshimura, Y. Sasaki, S. Nishio, A. Iwabu, S. Kohama, M. Kitao, M. Takashima, K. Oshima, and Y. Matsuda IEEE ISSCC Proc. 110-111頁 1997/02 査読有
  • A 622 Mb/s 32x32 Scalable Shared Buffer ATM Switch with Searchable Address Queue H. Saito, H. Kondoh, H. Yamanaka, Y. Sasaki, M. Tsuzuki, S. Kohama, H. Yamada, Y. Matsuda, and K. Oshima IEEE GLOBECOM Proc. 1363-1368頁 1996/11 査読有
  • A 622-Mbps CMOS Bit/Frame Synchronizer for High-Speed Backplane Data Communication T. Yoshimura, H. Kondoh, and Y. Matsuda ESSIRC Proc. 62-65頁 1995/09 査読有
  • A Scalable Nonblocking Shared Multibuffer ATM Switch with a New Concept of Searchable Queue  H. Yamanaka, H. Kondoh, H. Saito, M. Tsuzuki, Y. Sasaki, S. Kohama, H. Yamada, Y. Matsuda, and K. Oshima International Switching Symposium (ISS) Proc. 278-282頁 1995/04 査読有
  • Multicast Function and its Implementation in a Shared Multibuffer ATM Switch H. Saito, H. Yamanaka, H. Yamada, M. Tsuzuki, H. Kondoh, Y. Matsuda, and K. Oshima IEEE INFOCOM Proc. 315-322頁 1994/06 査読有
  • A 622 MHz CMOS Phase-Locked Loop with Precharged-Type Phase-Frequency Detector  H. Notani, H. Kondoh, and Y. Matsuda VLSI Circuit Symp. Proc. 129-130頁 1994/05 査読有
  • An Efficient Self-timed Queue Architecture for ATM Switch LSI`s H. Kondoh, H. Yamanaka, M. Ishiwaki, Y. Matsuda, and M. Nakaya IEEE CICC Proc. 637-640頁 1994/05 査読有
  • 622Mb/s 8x8 Shared Multibuffer ATM Switch with Hierarchical Queuing and Multicast Functions H. Yamanaka, H. Saito, H. Yamada, M. Tsuzuki, S. Kohama, H. Ueda, H. Kondoh, Y. Matsuda, and K. Oshima IEEE GLOBECOM Proc. 1488-1495頁 1993/12 査読有
  • A New ATM Switch Architecture Based on STS-Type Shared Buffering and Its LSI Implementation K. Oshima, H. Yamanaka, H. Saito, H. Yamada, S. Kohama, H. Kondoh, and Y. Matsuda International Switching Symposium (ISS) Proc. 359-363頁 1992/10 査読有
  • A 622 Mbps 8x8 ATM Switch Chip Set with Shared Multi-Buffer Architecture H. Kondoh, H. Notani, H. Yamanaka, K. Higashitani, H. Saito, I. Hayashi, S. Kohama, Y. Matsuda, K. Oshima, and M. Nakaya ESSCIRC Proc. 217-220頁 1992/09 査読有
  • An 8x8 ATM Switch LSI with Shared Multi-Buffer Architecture  H. Notani, H. Kondoh, I. Hayashi, H. Yamanaka, H. Saito, Y. Matsuda, and M. Nakaya VLSI Circuit Symp. Proc. 74-75頁 1992/06 査読有
  • A Circuits Design of Intelligent CDRAM with Automatic Write Back Capability K. Arimoto, M. Asakura, H. Hidaka, Y. Matsuda, and K. Fujishima VLSI Circuit Symp. Proc. 79-80頁 1990/05 査読有
  • A Divided/Shared Bitline Sensing Scheme for 64Mb DRAM Core H. Hidaka, Y. Matsuda, and K. Fujishima VLSI Circuit Symp. Proc. 15-16頁 1990/05 査読有
  • A New Array Architecture for Parallel Testing in ULSI Memories Y. Matsuda, K. Arimoto, M. Tsukude, T. Oishi, and K. Fujishima IEEE ITC Proc. 322-326頁 1989/09 査読有
  • A Speed Enhanced DRAM Array Architecture with Embedded ECC K. Arimoto, Y. Matsuda, K. Fujishima, M. Tsukude, T. Oishi, K. Mashiko, and K. Fujishima VLSI Circuit Symp. Proc. 111-112頁 1989/05 査読有
  • An Experimental 1Mb Cache DRAM with ECC M. Asakura, Y. Matsuda, H. Hidaka, Y. Tanaka, K. Fujishima, and T. Yoshihara VLSI Circuit Symp. Proc. 74-75頁 1989/05 査読有
  • A 60ns 3.3V 16Mb DRAM K. Arimoto, K. Fujishima, Y. Matsuda, T. Oishi, M. Tsukude, W. Wakamiya, S. Satoh, M. Yamada, T. Yoshihara, and T. Nakano IEEE ISSCC Proc. 244-245頁 1989/02 査読有
  • A Twisted Bit Line Technique for Multi-Mb DRAMs T. Yoshihara, H. Hidaka, Y. Matsuda, and K. Fujishima IEEE ISSCC Proc. 238-239頁 1988/02 査読有
  • Peripheral Capacitor Cell with Fully Recessed Isolation for Megabit DRAM  K. Tsukamoto, M. Nagatomo, Y. Okumura, T. Ogawa, Y. Matsuda, S. Osaki, and T. Matsukawa SSDM Proc. 295-298頁 1986/08 査読有
  • MeV-Boron Implanted Buried Barrier for Soft Error Reduction in Megabit DRAM  Y. Matsuda, K. Tsukamoto, M. Inuishi, M. Shimizu, M. Asakura, K. Fujishima, J. Komori, and, and Y. Akasaka SSDM Proc. 23-26頁 1987/08 査読有
  • A 90ns 4Mb DRAM in a 300mil DIP K. Mashiko, M. Nagatomo, K. Arimoto, Y. Matsuda, K. Furutani, T. Matsukawa, T. Yoshihara, and T. Nakano IEEE ISSCC Proc. 314-315頁 1987/02 査読有
  • Double Stacked Capacitor with Self-Aligned Poly Source/Drain Transistor (DSP) Cell for Megabit DRAM  K. Tsukamoto, M. Shimizu, M. Inuishi, Y. Matsuda, H. Oda, H. Morita, M. Nakajima, K. Kobayashi, Y. Mashiko, and Y. Akasaka IEEE IEDM Proc. 328-331頁 1987/12 査読有

講演・口頭発表等

  • ばらつきを考慮した論理回路の電圧最適化に関する検討(会議名:電気関係学会関西支部連合大会)(2017/11)
  • 検索ルールの自動登録・削除機能を有するパケット検索エンジンLSI(会議名:電子情報通信学会VLD研究会)(2017/11)
  • ポアソンノイズ除去のための画像特性を考慮したNon-local Meansの重み関数(会議名:電子情報通信学会IE研究会)(2017/10)
  • ポアソンノイズ量と画像特徴に対応したNon-local Meansにおける重み関数(会議名:電気関係学会北陸支部連合大会)(2017/09)
  • 半画素位置を考慮したNon-local Meansによる画像のノイズ除去(会議名:電子情報通信学会ソサイエティ大会)(2017/09)

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  • トランジスタの Vth および Tox 検知用 プロセッサの設計(会議名:電気関係学会関西支部連合大会)(2016/11)
  • ばらつきを考慮した論理回路の電圧最適化に関する検討(会議名:電気関係学会関西支部連合大会)(2016/11)
  • スパース表現によるポアソンノイズの除去(会議名:電気・情報関係学会九州支部連合大会)(2016/09)
  • エナジーハーベスティング向け低電圧発振回路の検討(会議名:電子情報通信学会ソサイエティ大会)(2016/09)
  • ポアソンノイズ除去に対応したNon-Local Meansの重み関数(会議名:電子情報通信学会ソサイエティ大会)(2016/09)
  • ハードウェア化に向けたSparse CodingにおけるOMPの高速化(会議名:電気関係学会北陸支部連合大会)(2016/09)
  • CDMAMファントムに対するスパースコーディング超解像処理の適応(会議名:医用画像認知研究会)(2016/09)
  • スパースコーディング超解像処理(ScSR処理)を用いた医用画像の画質改善(会議名:医用画像認知研究会)(2016/09)
  • 実時間オプティカルフロー推定プロセッサのFPGA実装(会議名:電子情報通信学会VLD研究会)(2016/09)
  • スパースコーディング超解像処理(ScSR処理)を用いた画質改善(会議名:日本放射線技術学会総会学術大会)(2016/06)
  • パケットバッファにおけるメモリアドレス管理方法の一検討(会議名:電子情報通信学会総合大会)(2016/03)
  • 178-MHz WXGA 30-fpsオプティカルフロープロセッサの設計(会議名:電子情報通信学会総合大会)(2016/03)
  • 不一致検出回路とハッシュ探索に基づくパケット検索エンジン(会議名:電子情報通信学会総合大会)(2016/03)
  • スパース表現を用いたX線画像の高速ノイズ除去(会議名:電子情報通信学会総合大会)(2016/03)
  • 不一致検出とハッシュ探索に基づくパケット検索エンジンLSI(会議名:電子情報通信学会VLD研究会)(2016/03)
  • 動画像における動きベクトル検出手法の検討-4画素精度動き補償の評価-(会議名:画像関連学会連合会第2回秋季大会)(2015/11)
  • トランジスタの閾値検知用プロセッサの設計(会議名:電気関係学会関西支部連合大会)(2015/11)
  • トランジスタの閾値およびゲート酸化膜厚検知手法の検討(会議名:電気関係学会関西支部連合大会)(2015/11)
  • 動きベクトル検出回路の回路規模削減手法に関する一検討(会議名:電気関係学会関西支部連合大会)(2015/11)
  • スパースコーディング超解像処理(ScSR処理)を用いた画質改善(会議名:第8回中部放射線医療技術学術大会)(2015/11)
  • HOEアルゴリズムをベースにした178-MHz WXGA 30-fpsオプティカルフロープロセッサの設計 (会議名:電子情報通信学会VLD研究会)(2015/10)
  • 基底辞書と残差信号の内積値順位に基づくスパースコーディングの高速化(会議名:電気関係学会北陸支部連合大会)(2015/09)
  • スパース表現による画像のノイズ除去のための係数最適化後の残差信号予測による高速辞書選択(会議名:電気関係学会北陸支部連合大会)(2015/09)
  • 勾配統計量を用いた物体検出プロセッサの検討(会議名:電気関係学会北陸支部連合大会)(2015/09)
  • 複数のアドレスキューを単一メモリに収容するバッファメモリのアドレス制御方式(会議名:電気関係学会北陸支部連合大会)(2015/09)
  • マイコン周辺回路用フィールドプログラマブルデバイスのLSI実装(会議名:電子情報通信学会ソサイエティ大会)(2015/09)
  • デユーティ比制御法による高効率キャパシタ蓄電技術(会議名:電気学会全国大会)(2015/03)
  • スパース表現を用いた画像のノイズ除去のための高速な基底辞書選択(会議名:電子情報通信学会総合大会)(2015/03)
  • 負荷容量よりも小さい容量値を有するタンクキャパシタによる高効率断熱充電蓄電技術(会議名:電子情報通信学会総合大会)(2015/03)
  • オプティカルフロー推定動画像プロセッサ(会議名:情報処理学会東北支部研究会)(2015/03)
  • メモリをベースにしたマイコン周辺回路用フィールドプログラマブルデバイスのLSI実装(会議名:電子情報通信学会VLD研究会)(2014/11)
  • 動きベクトル探索の高速化手法の改善(その1)~比較画素単位での評価ビットシフ法(会議名:電気関係学会関西支部連合大会)(2014/11)
  • 動きベクトル探索の高速化手法に関する一検討(会議名:電気関係学会関西支部連合大会)(2014/11)
  • NL-meansを用いた医療画像ノイズ除去における微小石灰化減弱の低減に関する検討(会議名:電子情報通信学会IE研究会)(2014/11)
  • ヒストグラムに基づく画素値分類を利用したスパース表現による医療画像のノイズ除去(会議名:電気関係学会北陸支部連合大会)(2014/09)
  • 書き込み/読み出しマージンを同時に拡大する低電圧対応8T SRAM(会議名:電気関係学会北陸支部連合大会)(2014/09)
  • NPSおよびMTF計測用ImageJマクロの開発(会議名:日本放射線技術学会総会学術大会)(2014/04)
  • 乳房X線画像におけるNLM法を用いたノイズ低減処理の有用性の検討(会議名:日本放射線技術学会総会学術大会)(2014/04)
  • キルヒホッフ電流則を用いたCR 移相型発振回路の解析(会議名:電子情報通信学会総合大会)(2014/03)
  • トランジスタの閾値電圧検知手法の提案(会議名:電気関係学会関西支部連合大会)(2013/11)
  • 動きベクトル探索の高速化手法に関する一検討(会議名:電気関係学会関西支部連合大会)(2013/11)
  • メモリをベースにしたMCU内蔵省電力プログラマブルデバイス(会議名:電子情報通信学会VLD研究会)(2013/10)
  • 勾配モーメント特徴とSVMによる車両画像分類(会議名:電気関係学会北陸支部連合大会)(2013/09)
  • エネルギー散逸のないステップ電圧生成回路を用いたキャパシタの高効率充電(会議名:電気関係学会北陸支部連合大会)(2013/09)
  • 不一致検出回路を用いた通信用検索エンジンの低消費電力化手法(会議名:電子情報通信学会ソサイエティ大会)(2013/09)
  • アフィン動きモデル推定プロセッサの顔器官追跡への応用(会議名:電子情報通信学会ICD研究会)(2013/08)
  • 低コスト・マルチVt非対称Halo MOSによるVmin改善とスタンバイリーク低減を実現した45nm 6T-SRAM (会議名:電子情報通信学会ICD研究会)(2013/08)
  • 位相比較器の非線形性を考慮したCDR-PLL回路のプルイン動作解析(会議名:電子情報通信学会ICD研究会)(2012/12)
  • 閉ループ制御を用いたISF感度解析の新しい手法の提案(会議名:電子情報通信学会ICD研究会)(2012/12)
  • ばらつきを考慮したSRMメモリセルの動作範囲拡大の検討(会議名:電気関係学会関西支部連合大会)(2012/09)
  • 断熱充電回路を用いた高効率エネルギー蓄電技術の開発(会議名:電子情報通信学会ソサイエティ大会)(2012/09)
  • ヘルマート動きモデル推定と二次元多関節モデルを用いた人体部位追跡(会議名:電気関係学会北陸支部連合大会)(2012/09)
  • WL電圧シフトによるSRAM書込みマージンの加速評価法(会議名:電気関係学会北陸支部連合大会)(2012/09)
  • デューティ比制御を用いた断熱充電による高効率蓄電回路の考察(会議名:電子情報通信学会総合大会)(2012/03)
  • 位相同期回路間における干渉ノイズのシミュレーション解析(会議名:電子情報通信学会ICD研究会)(2011/12)
  • メタステーブルを考慮したTDC回路の最適化およびADPLLの設計(会議名:電子情報通信学会ICD研究会)(2011/12)
  • オーディオ信号処理装置の実装方式の一提案(会議名:電気関係学会関西支部連合大会)(2011/10)
  • 非線形素子をもつPLL回路のプルイン動作解析(会議名:電気関係学会関西支部連合大会)(2011/10)
  • VCO回路のノイズ感度比較と低ノイズの検討(会議名:電気関係学会関西支部連合大会)(2011/10)
  • Haar-like 特徴とアフィン動きモデル推定を用いた顔器官検出・追跡(会議名:電気関係学会北陸支部連合大会)(2011/09)
  • オプティカルフローを用いたフレームレートアップコンバージョン(会議名:電気関係学会北陸支部連合大会)(2011/09)
  • 複数領域対応アフィン動きモデル推定回路の設計(会議名:電気関係学会北陸支部連合大会)(2011/09)
  • エネルギー散逸の無いステップ電圧生成回路(会議名:電気関係学会北陸支部連合大会)(2011/09)
  • 任意タンクキャパシタ回路の断熱充電ステップ電圧の安定性(会議名:電子情報通信学会ソサイエティ大会)(2011/09)
  • グローバル動き補償にヘルマートモデルを用いた高フレームレート化(会議名:電子情報通信学会SIS研究会)(2011/06)
  • デユーティ比制御法を用いたキャパシタ断熱充放電技術(会議名:電気学会全国大会)(2011/03)
  • Haar-like 特徴とアフィン動きモデル推定を用いた顔器官検出・追跡(会議名:電子情報通信学会総合大会)(2011/03)
  • LC-VCOとリング型VCOのノイズ感度の比較および解析(会議名:電子情報通信学会ICD研究会)(2010/12)
  • CDR-PLLにおける周波数引き込みシミュレーションの解析(会議名:電子情報通信学会ICD研究会)(2010/12)
  • コンテキスト適応型2値算術符号化方式の提案(会議名:電気関係学会関西支部連合大会)(2010/11)
  • 電圧制御発振器(VCO)のノイズ感度解析(会議名:電気関係学会関西支部連合大会)(2010/11)
  • PLLチャージポンプ回路の提案(会議名:電気関係学会関西支部連合大会)(2010/11)
  • 動領域抽出を用いた車両検出・追跡の研究(会議名:電子情報通信学会IE研究会)(2010/10)
  • デューティ比制御によるキャパシタ断熱充電技術(会議名:電子情報通信学会ソサイエティ大会)(2010/09)
  • 高性能アフィン動きモデル推定プロセッサの実装及び評価(会議名:電気関係学会北陸支部連合大会)(2010/09)
  • JPEG XRのハードウェア向け動作記述(会議名:電気関係学会北陸支部連合大会)(2010/09)
  • 不良予測の観点から見たSRAM書込みマージンの定義に関する検討(会議名:電気関係学会北陸支部連合大会)(2010/09)
  • 可逆計算による状態変化と断熱SRAMとの同等性(会議名:電子情報通信学会総合大会)(2010/03)
  • 実時間動領域抽出向けアフィン動きモデル推定VLSIプロセッサ(会議名:電子情報通信学会総合大会)(2010/03)
  • 分散の係数からみたSRAMの書込みマージンの定義に関する検討(会議名:電子情報通信学会ソサイエティ大会)(2009/09)
  • 電源線制御によるしきい値電圧変動マージンの大きい断熱SRAM(会議名:電子情報通信学会ソサイエティ大会)(2009/09)
  • フルHD対応超解像VLSIプロセッサのアーキテクチャ検討(会議名:電気関係学会北陸支部連合大会)(2009/09)
  • チャージリサイクルを利用した連想メモリの低消費電力化(会議名:電気関係学会北陸支部連合大会)(2009/09)
  • 輝度変化にロバストなオプティカルフローアルゴリズムのFPGA実装検討(会議名:電気関係学会北陸支部連合大会)(2009/09)
  • 電圧制御型発振器(VCO)の高調波ノイズに対する応答の研究(会議名:電子情報通信学会総合大会)(2009/03)
  • 線形位相比較器をもつCDR-PLLのプルインレンジとチャージポンプ電流ばらつきに関する一考察 (会議名:電子情報通信学会総合大会)(2009/03)
  • 指数ゴロム符号の復号回路 (会議名:電子情報通信学会総合大会)(2009/03)
  • 大域的輝度変化を考慮したオプティカルフローの導出 (会議名:電気関係学会北陸支部連合大会)(2008/09)
  • 低遅延画像伝送システム向け高性能JPEG 2000コーデックVLSIの開発 (会議名:VDECデザイナーズ・フォーラム)(2008/06)
  • チャージリサイクルを利用した連想メモリの低消費電力化 (会議名:VDECデザイナーズ・フォーラム)(2008/06)
  • アフィン動きモデル推定プロセッサ用逆行列計算回路 (会議名:電子情報通信学会総合大会)(2008/03)
  • VGA 30fps実時間動画像認識応用オプティカルフロープロセッサコア (会議名:電子情報通信学会ICD研究会)(2007/12)
  • 低遅延画像伝送システム用JPEG 2000コーデックLSIの開発 (会議名:電子情報通信学会SIS研究会)(2007/12)
  • 158 MS/s JPEG 2000コーデックLSIの開発 (会議名:システムLSIワークショップ)(2007/11)
  • VGA 30fps実時間動画像認識応用オプティカルフロープロセッサコア (会議名:システムLSIワークショップ)(2007/11)
  • ビットプレーン並列方式によるJPEG2000 EBCOT回路の開発 (会議名:電子情報通信学会ソサイエティ大会)(2007/09)
  • JPEG2000 離散ウェーブレット変換回路の高性能化および小面積化(会議名:電子情報通信学会ソサイエティ大会)(2007/09)
  • 実時間オプティカルフロープロセッサの開発とFPGAを用いた検証システムの構築(会議名:電気関係学会北陸支部連合大会)(2007/09)
  • 実時間オプティカルフロープロセッサの開発とFPGAを用いた検証システムの構築(会議名:電子情報通信学会SIS研究会)(2007/06)
  • 3値CAMセルのプルダウントランジスタの構成に関する検討(会議名:電子情報通信学会総合大会)(2007/03)
  • 直交変換用2ポートSRAMの開発(会議名:電気関係学会北陸支部連合大会)(2006/09)
  • F級及び逆F級増幅器を合成したDoherty増幅器の設計・試作(会議名:電子情報通信学会総合大会)(2005/03)
  • F級及び逆F級HBT電力増幅器におけるIM3解析(会議名:電子情報通信学会総合大会)(2005/03)
  • 改良型 ABC-MT-CMOS 回路を用いたスタンバイ電流0.9μAの低消費電力DSPコア(会議名:電子情報通信学会ICD研究会)(2001/08)

芸術・フィールドワーク

特許

○データ判定装置およびデータ判定プログラム(特許番号:特許5920698)
○充電回路および充電方法(特許番号:特許5483427 )
○メモリ回路(特許番号:特許5305103)
○断熱充電回路(特許番号:特許5256398)
○連想記憶装置(特許番号:特許5064171)
○画像処理装置及び方法(特許番号:特許4662969)
○画像処理装置及び方法(特許番号:特許4662968)
○半導体記憶装置(特許番号:特許3386457)
○半導体記憶装置(特許番号:特許3239130)
○半導体記憶装置(特許番号:特許3014316)
○半導体記憶装置 (特許番号:特許2999477)
○半導体メモリ (特許番号:特許2982902)
○半導体記憶装置(特許番号:特許2975539)
○半導体記憶装置(特許番号:特許2862948)
○半導体記憶装置(特許番号:特許2859966)
○半導体集積回路(特許番号:特許2846998)
○半導体集積回路メモリのためのテスト信号発生器およびテスト方法(特許番号:特許2779538)
○半導体記憶装置およびキャッシュシステム(特許番号:特許2777247 )
○半導体記憶装置(特許番号:特許2742719)
○半導体記憶装置(特許番号:特許2717712)
○半導体記憶装置(特許番号:特許2714944)
○半導体記憶装置(特許番号:特許2708378)
○半導体記憶装置及び半導体記憶装置の書き込み/読み出し制御方法(特許番号:特許2708161)
○半導体記憶装置(特許番号:特許2704607)
○半導体集積回路装置(特許番号:特許2700886)
○半導体記憶装置(特許番号:特許2694938)
○半導体記憶装置(特許番号:特許2694121)
○半導体記憶装置(特許番号:特許2693954)
○Content addressable memory device having match line equalizer circuit,(特許番号:USP 8,169,807 B2)
○Semiconductor memory device for simple cache system(特許番号:USP 6,404,691 B1)
○Semiconductor memory device with redundancy circuit(特許番号:USP 6,075,732)
○Semiconductor memory device with redundancy circuit(特許番号:USP 5,982,678)
○Semiconductor memory device and data transferring structure and method therein(特許番号:USP 5,894,440)
○Random access memory with a plurality amplifier groups for reading and writing in normal and test mode (特許番号:USP 5,867,436)
○Random access memory with a plurality amplifier groups for reading and writing in normal and test modes (特許番号:USP 5,636,163)
○Semiconductor memory device for simple cache system(特許番号:USP 5,588,130)
○Bit line structure for semiconductor memory device(特許番号:USP 5,550,769)
○Semiconductor memory device having an SRAM as a cache memory integrated on the same chip and operating method thereof (特許番号:USP 5,509,132)
○Semiconductor memory device with redundancy circuit(特許番号:USP 5,504,713)
○Bit line structure for semiconductor memory device with bank separation at cross-over regions(特許番号:USP 5,461,589)
○Bit line structure for semiconductor memory device(特許番号:USP 5,416,734)
○Electronic crosspoint switching device operating at a high signal transmission rate(特許番号:USP 5,412,380)
○Random access memory with plurality of amplifier groups(特許番号:USP 5,375,088)
○Method and apparatus for driving word line in block access memory(特許番号:USP 5,371,714)
○Semiconductor memory device for simple cache system with selective coupling of bit line pairs(特許番号:USP 5,353,427)
○Method of testing switches and switching circuit(特許番号:USP 5,347,270)
○Random access memory with a plurality of amplifier groups (特許番号:USP 5,293,598)
○Semiconductor memory device with redundancy circuit (特許番号:USP 5,289,417)
○Bit line structure for semiconductor memory device (特許番号:USP 5,280,443)
○Shared-sense amplifier control signal generating circuit in dynamic type semiconductor memory device and operating method therefore (特許番号:USP 5,267,214)
○Method for manufacturing semiconductor memory device having stacked memory capacitors(特許番号:USP 5,250,458)
○Semiconductor memory device for simple cache system(特許番号:USP 5,226,147)
○Semiconductor memory device with a built-in cache memory and operating method thereof(特許番号:USP 5,226,139)
○Method and apparatus for driving word line in block access memory(特許番号:USP 5,222,047)
○Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers (特許番号:USP 5,214,601)
○Semiconductor memory device with test circuit(特許番号:USP 5,185,744)
○Semiconductor memory device having on-chip test circuit and method for testing the same(特許番号:USP 5,184,327)
○Semiconductor memory device containing a cache and an operation method thereof(特許番号:USP 5,179,687)
○Data descrambling in semiconductor memory device (特許番号:USP 5,136,543)
○CMOS dynamic memory device having multiple flip-flop circuits selectively coupled to form sense amplifiers specific to neighboring data bit lines (特許番号:USP 5,132,930)
○Decoding circuit and method for functional block selection (特許番号:USP 5,103,426)
○Semiconductor memory device having on-chip test circuit (特許番号:USP 5,088,063)
○On chip semiconductor memory arbitrary pattern, parallel test apparatus and method (特許番号:USP 5,060,230)
○Method for manufacturing semiconductor memory device having improved resistance to alpha particle induced soft errors (特許番号:USP 5,030,586 )
○Test signal generator for semiconductor integrated circuit memory and testing method thereof,(特許番号:USP 5,022,007)
○Dynamic semiconductor memory device having reduced soft error rate(特許番号:USP 5,014,241)
○Method of making a trench dram cell(特許番号:USP 4,980,310)
○Bit line structure for a dynamic type semiconductor memory device(特許番号:USP 5,012,447)
○Dynamic semiconductor memory device of a twisted bit line system having improved reliability of readout(特許番号:USP 4,977,542)
○Decoding circuit for functional block (特許番号:USP 4,972,380)
○Cache memory system having error correcting circuit (特許番号:USP 4,953,164)
○Semiconductor memory device with cache memory addressable by block within each column (特許番号:USP 4,926,385)
○Automated error detection for multiple block memory array chip and correction thereof (特許番号:USP 4,918,692)
○Semiconductor devices having redundancy circuitry and operating method therefore (特許番号:USP 4,914,632)
○Refresh arrangement in a block divided memory including a plurality of shift registers (特許番号:USP 4,914,630)
○Variable word length circuit of semiconductor memory (特許番号:USP 4,890,261)
○Semiconductor memory device and the method for manufacturing the same (特許番号:USP 4,887,136)
○Random access memory device operable in a normal mode and in a test mode (特許番号:USP 4,873,669)
○Semiconductor memory device having stacked memory capacitors and method for manufacturing the same (特許番号:USP 4,855,953)
○Semiconductor memory device(特許番号:USP 4,849,938)
○Dynamic random access memory having selectively activated subarrays(特許番号:USP 4,833,653 )
○Semiconductor memory device having improved resistance to alpha particle induced soft errors(特許番号:USP 4,833,645 )
○Semiconductor memory device having improved interconnection structure of memory cell array(特許番号:USP 4,833,518)
○Semiconductor memory device(特許番号:USP 4,817,056 )
○MDS decoder circuit with high voltage suppression of a decoupling transistor(特許番号:USP4,811,304)
○Substrate bias generator for use in dynamic random access memory(特許番号:USP 4,797,001)
○CMOS row decoder circuit for use row and column addressing(特許番号:USP4,788,457)

共同研究希望テーマ

科研費

学域・学類担当授業科目

○集積回路工学第1(2017)
○自主課題研究(2017)
○計算機システム(2017)
○集積回路工学第2(2017)
○集積回路工学第2(2016)
○計算機システム(2016)
○自主課題研究(2016)
○集積回路工学第1(2016)
○計算機システム(2015)
○集積回路工学第2(2015)
○集積回路工学第1(2015)
○大学・社会生活論(2015)
○自主課題研究(2015)
○大学・社会生活論(2014)
○大学・社会生活論(2014)
○計算機システム(2014)
○集積回路工学第1(2014)
○自主課題研究(2014)
○集積回路工学第2(2014)

大学院担当授業科目

○マルチメディアシステムLSI工学(2017)
○集積回路工学特論(2017)
○マルチメディアシステムLSI工学(2017)
○マルチメディアシステムLSI工学(2017)
○マルチメディアシステムLSI工学(2017)
○マルチメディアシステムLSI工学(2016)
○集積回路工学特論(2016)
○極低電力集積システム工学(2015)
○組込みシステム最適化工学(2015)
○LSIアーキテクチャ設計工学(2015)
○極低電力メモリ混載設計工学(2015)
○組込みシステム特論(2015)
○マルチメディアシステムLSI工学(2015)
○LSIアーキテクチャ設計工学(2014)
○組込みシステム最適化工学(2014)
○極低電力メモリ混載設計工学(2014)
○極低電力集積システム工学(2014)
○マルチメディアシステムLSI工学(2014)
○ディジタル信号LSI特論(2014)
○マルチメディアシステムLSI工(2014)
○組込みシステム特論(2014)

他大学の客員教授

教育活動(FD)に関する研究

国際事業協力

留学生参加の社会活動

審議会等の参加

○東京大学大規模集積システム設計教育研究センター全国運営協議会委員委員(2012/05/17-2014/03/31)
○東京大学大規模集積システム設計教育研究センター全国運営協議会委員委員(2005/04/01-)

講演可能なテーマ

その他公的社会活動

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